I ricercatori sviluppano un metodo efficiente per la generazione di codice Verilog basata su LLM con testbench automatizzati

Uno studio recente affronta le sfide associate all'utilizzo di modelli linguistici di grandi dimensioni per i linguaggi di descrizione hardware, proponendo un flusso di lavoro che utilizza modelli multi-agente per produrre testbench. Questo metodo genera dati di fine-tuning di alta qualità per il processo specificazione-Verilog. Il modello fine-tuned performa allo stesso livello delle tecniche leader sul benchmark raffinato VerilogEval v2, pur richiedendo meno dati di addestramento. La ricerca enfatizza l'automazione della creazione di testbench per affrontare la scarsità di dati nella generazione di linguaggi di descrizione hardware. Pubblicato su arXiv, il documento getta le basi per futuri progressi nella generazione HDL basata su LLM e nei sistemi di verifica automatizzati, migliorando l'efficienza dei dati nei compiti di generazione di codice specializzato e contribuendo a miglioramenti nello sviluppo del codice Verilog.