Ricerca introduce la strategia Idle-Waiting per acceleratori DL basati su FPGA ad alta efficienza energetica nell'IoT
Un nuovo studio ha introdotto una strategia Idle-Waiting che offre un'alternativa promettente allo spegnimento degli acceleratori di deep learning basati su FPGA quando non sono in uso. Invece di concentrarsi sul risparmio energetico durante la fase di inferenza, questo approccio enfatizza la fase di configurazione dell'FPGA. I ricercatori hanno ottenuto una riduzione significativa di 40,13 volte dell'energia di configurazione modificando determinati parametri. Se abbinata ad altri metodi ad alta efficienza energetica, la strategia Idle-Waiting ha superato le tecniche convenzionali On-Off per lunghezze di richiesta fino a 499,06 ms in modalità duty-cycle. Per una richiesta di 40 ms all'interno di un budget energetico di 4147 J, può estendere la vita del sistema quasi 12,39 volte in più rispetto al metodo On-Off. Questa ricerca, mirata a migliorare l'efficienza energetica per le applicazioni IoT, è disponibile su arXiv:2407.12027v2.
Fatti principali
- La strategia Idle-Waiting riduce l'energia di configurazione dell'FPGA di 40,13 volte
- La strategia supera l'approccio tradizionale On-Off per periodi di richiesta fino a 499,06 ms
- Con un periodo di richiesta di 40 ms, estende la durata del sistema a 12,39 volte quella della strategia On-Off
- La ricerca si concentra sugli acceleratori di deep learning basati su FPGA nel dominio IoT
- Le ottimizzazioni mirano alla fase di configurazione piuttosto che alla fase di inferenza
- Convalidata empiricamente attraverso misurazioni hardware e simulazioni
- Pubblicata come arXiv:2407.12027v2 con tipo di annuncio replace-cross
- Si allinea con i principi del computing sostenibile
Entità
—