HAVEN: Sintesi di Testbench UVM Guidata da LLM
Il sistema HAVEN (Hybrid Automated Verification ENgine) affronta le sfide incontrate dai LLM nella creazione di testbench UVM per la verifica di circuiti integrati (IC), che occupa circa il 70% del ciclo di sviluppo. A causa della scarsità di linguaggi di descrizione hardware (HDL) nei dataset di addestramento, i LLM incontrano difficoltà. Invece di permettere ai LLM di scrivere direttamente HDL, HAVEN impiega agenti LLM per esaminare le specifiche di progetto e formulare uno schema architetturale dettagliato. Successivamente, il Template Engine di HAVEN integra template predefiniti e specifici del protocollo per produrre tutti i componenti UVM, garantendo una tempistica corretta degli handshake del bus.
Fatti principali
- La verifica IC consuma quasi il 70% del ciclo di sviluppo IC.
- I LLM hanno difficoltà a generare testbench corretti a causa della rarità degli HDL nei dati di addestramento.
- HAVEN impedisce ai LLM di scrivere HDL direttamente.
- HAVEN utilizza agenti LLM per analizzare le specifiche di progetto.
- HAVEN produce un piano architetturale strutturato.
- Il Template Engine di HAVEN combina template predefiniti e specifici del protocollo.
- HAVEN genera tutti i componenti UVM con tempistiche corrette degli handshake del bus.
- Il sistema è proposto per superare le sfide nella generazione di testbench e sequenze UVM.
Entità
—