Posizionamento dei Chip con IA: Nuovo Studio Rileva che l'HPWL Prevede Male i Tempi

Uno studio recente pubblicato su arXiv (2608.13790) mette in discussione l'affidamento tradizionale sulla lunghezza del filo a metà perimetro (HPWL) come obiettivo principale nel posizionamento dei macro nei chip. I risultati indicano una correlazione minima tra HPWL e gli indicatori di timing post-route, inclusi il worst negative slack (WNS) e il total negative slack (TNS). Nei test, tutti e sei i posizionatori di intelligenza artificiale (IA) valutati hanno ottenuto prestazioni peggiori in termini di potenza, prestazioni e area (PPA) rispetto al baseline gerarchico. Mentre le iniziative recenti hanno sviluppato predittori cross-stage, questi si concentrano prevalentemente su modelli solo-macro e utilizzano metriche pre-route per l'addestramento. Un'analisi di fedeltà delle etichette su dieci circuiti attraverso quattro fasi di progettazione rivela che l'HPWL e il timing pre-route rappresentano inadeguatamente le classifiche finali di timing post-route. Al contrario, il post-global-routing offre il miglior compromesso tra accuratezza del timing ed efficienza di generazione delle etichette. L'articolo introduce un obiettivo cross-stage differenziabile che utilizza le caratteristiche post-global-routing per migliorare il PPA, segnando un importante avanzamento per i settori dell'IA e della progettazione di chip, rivelando le carenze delle metriche di ottimizzazione attuali e proponendo un metodo di addestramento più efficace per i posizionatori IA.